使用Vitis-Vivado實作FPGA Verilog HDL 數位邏輯電路設計與周邊控制實戰

使用Vitis-Vivado實作FPGA Verilog HDL 數位邏輯電路設計與周邊控制實戰

上課地址:工研院 產業學院 產業人才訓練一部(台北)

時數:35

起迄日期:2020-07-04~2020-08-01

聯絡資訊:李晨安/23701111#316 or 827316

報名截止日:2020-07-02

課程類別:人才培訓(課程)

活動代碼:2320050040

課程介紹

 

從最實際實戰的Verilog HDL語法完整講解,讓你真正有能力設計數位邏輯電路!

FPGA數位電路設計超大型積體電路設計(VLSI)或系統晶片(SOC)設計上均扮演著非常重要的角色,是軟硬體工程師在職場上必備的工具。工業4.0(生產力4.0)應用以機器手臂為重要抓手的“工業4.0”戰略,會加速智慧製造的進程。未來物聯網與工業4.0是大勢所趨,而高性能電機控制是實現工業4.0的關鍵應用。使用FPGA/Verilog可充分滿足當今磁場定向控制 (FOC) 等複雜控制演算法所提出的苛刻的時序和性能要求。本單位精心規劃「FPGA/Verilog HDL實作實戰班」學程,課程進行搭配FPGA實驗板,將會先詳細講述FPGA/Verilog HDL語法,再以主題實驗的方式進行實戰教學,並結合【IP-Core設計應用】以加速產品開發速度。

綜觀目前國內有關的FPGA課程,均未完整解說Verilog HDL語法及其對應之數位邏輯電路之呈現。導致上完課程後,還是無法與業界銜接。為解決此現象,課程內容針對FPGA/Verilog HDL語法與應用,採深入淺出講解並輔以LAB實戰,上完整課程後能熟悉Verilog語言全貌,帶領大家進入以Verilog為主的各種相關設計領域,因此非常適合各層次的設計者參考使用。

 

■課程特色

1.講述 FPGA/Verilog HDL語法,再以主題實驗的方式進行實戰教學。
2.本課程之Verilog HDL設計實戰內容適用於XilinxAltera FPGA/CPLD
3.
講師分別將實作之Verilog HDL 實際執行於 Xilinx PYNQ FPGA

 

■課程目標

1.目前業界FPGA/CPLD的主流廠家即為Xilinx,有關相關TOOL操作,廠商與相關代理商都會提供良好的訓練。本課程的進行,則是設計語法與實作並重,透過範例與各種介面專題之設計,讓學員在以Verilog為主的各種相關設計領域中,熟悉Verilog語言全貌,大大提升學員的數位設計與IC設計能力。
2.由講師實際講解 Verilog Coding 的實用密技技巧之心法,讓學員心中有數位邏輯電路,手中可寫出對應Verilog程式代碼
3.帶領學員以數位邏輯電路之思維方式,熟知Verilog程式不再是一行行的代碼,而是一塊一塊的硬體模組,進而在FPGA處理速度與面積間,獲得最佳效果。

 

■培訓證書 研習期滿,出席率超過80%()以上,即可獲得工研院頒發的培訓證書。

 

■適合對象

1.想從事CPLDFPGA研發工作者
2.資訊、資工、資管、電子、電機等相關科系畢業
3.熟悉邏輯設計以計算機組織者佳。

 

■課程大綱

日期

課程大綱

7/4

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(1)    FPGA工具介紹、安裝與使用及如何使用電路模擬:介紹 Xilinx FPGA/CPLD開發工具 Vitis/Vivado

(2)    階層模組觀念(Hierarchical Modeling Concepts)設計方法

(3)    Verilog HDL語法協定( Lexical conventions): 資料型態(data types)、記憶體(Memories)、系統任務(system tasks)、編譯命令(compiler directives).

(4)    Verilog HDL 模組與輸出入埠(Modules and Ports): 模組(Module definition), 輸出入埠(port declaration, connecting ports)、階層化取名(hierarchical name referencing)

7/11

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(1)    邏輯合成(Logic Synthesis)、邏輯閘層次模型(Gate-Level Modeling)

(2)    Verilog HDL資料處理模型(Dataflow Modeling):持續指定(Continuous assignments), 延遲(delay specification), 運算式(expressions), 運算子(operators), 運算元(operands), 運算子種類(operator types)

(3)    Verilog HDL行為模型( Behavioral Modeling):結構化程序(Structured procedures), initial always敘述, 程序指定(阻礙指定blocking 及無阻礙指定nonblocking statements), 時序控制(delay control, event control), 條件敘述(conditional statements), 多路徑分支(multiway branching), 迴圈(loops), 循序與平行區塊(sequential and parallel blocks).

7/18

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(1)    Verilog HDL 任務(Tasks)與函數(Functions) : 函數(Functions), 任務(Tasks), Assignment

(2)    演算法狀態機(Algorithmic State Machine)、有限狀態機(Finite State Machine): Moore FSMMealy FSM and Modeling

(3)    Verilog HDL 時序及遲延(Timing and Delays)Verilog HDL 時序仿真(Timing Simulation)

7/25

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(1)    Verilog generate/endgenerate statement( genvarlocalparamgenerate ifgenerate forgenerate case)

(2)    Verilog HDL有用之程式技巧(Useful Modeling Techniques):程序持續指定(assigndeassign forcerelease),參數(parameter) and 複寫參數(defparam, module instance),條件式的編譯與執行,時間刻度(Time Scales) ,有用的系統任務: File ($fopen,$fdisplay,)、隨機亂數產生器(Random Number Generation)VCD File

(3)    FPGA晶片內建記憶體 (In-System Memory)Memory Synchronous/Asynchronous Read/WriteSynchronous FIFO and Asynchronous FIFO

8/1

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(1)    IP-Core設計應用】: Verilog IP-Core(Intellectual Property Core)<<for Xilinx>>

●添加設計和發布IP-Core (Adding design and publish IP-Core)

●如何添加AlteraIP-Core (How to adding Xilinx's IP-Core: such as General-purpose input/output, PLL, Timer, RAM, ROM, UART, I2C, SPI...)

●移植OpenCores (Porting OpenCores: Lab UART IP)

(2)    設計除錯(Design Debugging): SignalTap II SignalProbe TimeQuest Timing Analyzer

LAB

 

 

Ø 基礎LABVerilog 循序電路設計:正反器、暫存器(Flip-Flop)LED或七段顯示器(一位數與多位數七段顯示器)、按鍵控制電路、計時器(Timer)/毫秒、計數器(Counter)電路實驗、Finite State Machine:比大小遊戲電路實驗、紅綠燈控制電路實驗

Ø 進階LABSimple 4 bit ALU implementation PLL電路實驗、LCD1602實驗、RS-232通訊(UART)控制電路實驗、I2C/SPI 系統電路實驗(24C08讀寫LAB)PWM 控制電路實驗(Servo Controller)VGA 控制電路實驗

 

※ 因不可預測之突發因素,主辦單位得保留課程之變更權利。

 

■攜帶物品:請與會學員自行攜帶筆記型電腦,以利進行課程教學,筆記型電腦建議使用Windows 7以上、Mac 2011或更高階的作業軟體。筆記型電腦規格 CPU I5或同等級以上、硬碟需求容量256G()以上、RAM 8G()以上、具Wifi或網路連網功能。

 

■課程日期:10974日、711日、718日、725日、81日,0900-1700,每天7小時,5天共35小時。

 

■上課地點:工研院產業學院 產業人才訓練一部(台北)。實際地點依上課通知為準!!

 

■課程聯絡人: (02)2370-1111 分機316李小姐、分機309徐小姐。

講師簡介-江 講師

★學   歷:中正大學資訊工程所博士班研究、逢甲大學資訊工程研究所畢

 

專   長:嵌入式系統開發、智慧型嵌入式家庭自動化系統設計、8051單晶片、多套自動化系統及驅動程式DriverWEB-ERP系統、ERP系統、生產線自動化系統。

 

   品:

1.嵌入式系統開發板(ARMax-701S3C2410ARM-PXA270W90N745)

  • ARMax-701核心模組用於Precision Tuner...等之通訊系列產品

  • ARM-PXA270模組用於 Home Automation 智慧型家庭自動化

  • W90N745模組用於語音傳輸系統

2.智慧型嵌入式家庭自動化系統

3.8051單晶片於工業機台之自動化系統

4.多套自動化系統(群錄自動化)及驅動程式Driver

5.WEB-ERP系統、多套ERP系統

6.華映公司生產線自動化系統

7.手機遊戲程式(象棋、打磚塊)

8.國內第一套網路中文傳呼系統

課程費用資訊

加入工研院產業學院會員可以保存您的學習紀錄、查詢及檢視您自己的學習歷程,未來有相關課程,可優先獲得通知及更多優惠!

 

方案

原價

早鳥優惠價

開課前10天報名且繳費

二人()以上

團報優惠

費用

28,000/

24,500/

22,000/

★好課推薦★

模組

名稱

日期

嵌入式物聯網(IoT)系統開發工程師培訓班

7/24 ()-12/25()

嵌入式C語言應用實戰

7/24()7/31()

8/7()8/14()

嵌入式 Linux系統實作與程式設計實務

9/4()9/11()

9/18()9/25()

嵌入式Linux驅動程式實務

11/6()11/13()

11/20()11/27()

嵌入式IoT Linux 網路通訊及多媒體應用實作

12/4()12/11()

12/18()12/25()

◆xilinx應用實務◆

名稱

日期

使用Vitis-Vivado實作FPGA Verilog HDL 數位邏輯電路設計與周邊控制實戰

7/4()7/11()

7/18()7/25()

8/1()

FPGA進行OpenCV視頻處理及影像辨識-使用Xilinx Vivado HLS

10/8(四)10/16()

10/23()10/30()

附件

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