|
|
建立 MCU 韌體架構與周邊控制能力，
奠定裝置即時控制基礎
- 軟體開發工具介紹、安裝與使用
( STM32CubeMx / STM32CubeIDE )
- Cortex-M Kernel結構
- ARM-Cortex-M指令集
- 基於Cortex-M的嵌入式軟體設計
- STM32H7處理器簡介與介面開發
- CM7韌體撰寫方式介紹
|
|
▸ 課程時數
28 hr
▸ 上課時間
7/10、7/17、7/24、7/31(五)
▸ 上課地點
臺北 / 數位同步 |
|
|
掌握多任務排程與資源管理，強化系統即時穩定與協同能力
- Azure RTOS ThreadX 概述、分析及安裝、配置與移植
- 內核資料結構與內核調度演算法、Azure RTOS ThreadX之Scheduling
- 系統中斷處理、系統移植方法
- 記憶體管理、多任務(ThreadX Tasks)程式開發
- 串列介面控制應用程式
- 網路控制應用程式
|
|
▸ 課程時數
21 hr
▸ 上課時間
9/2、9/9、9/16(三)
▸ 上課地點
臺北 / 數位同步 |
|
|
整合 LLM 與多模態資料，建立智慧化系統應用基礎
- EdgeAI落地實戰 - 極致效能與即時性
- ThreadX架構下的AI任務調度設計
- NanoEdge AI Studio - 異常檢測與即時學習
- GenAI雲端大腦[連接GenAI的橋樑] - 賦予裝置邏輯與語言能力
- Prompt Engineering for Embedded Systems
- 專案實戰 - 打造「具備自我意識」的AIoT裝置
|
|
▸ 課程時數
21 hr
▸ 上課時間
7/1、7/8、7/15(三)
▸ 上課地點
臺北 |
|
|
|
| |
| |
|
|
完成平台環境建置與應用開發，建立系統與應用整合能力
- 軟體開發工具介紹、安裝與使用
( STM32CubeMx / STM32CubeIDE )
- Cortex-M Kernel結構
- ARM-Cortex-M指令集
- 基於Cortex-M的嵌入式軟體設計
- STM32H7處理器簡介與介面開發
- CM7韌體撰寫方式介紹
|
|
▸ 課程時數
21 hr
▸ 上課時間
5/9、5/16、5/23(六)
▸ 上課地點
臺北 / 數位同步 |
|
|
理解驅動架構與硬體溝通流程，強化系統底層整合能力
- 嵌入式Linux 驅動程式程式架構與設計流程
- GNU Makefile 指令介紹
- ARM Cortex 開發板介紹與電路說明
- Platform Device & Platform Driver
- Device Tree介紹與設計
- 內存記憶體和硬體管理
- 嵌入式Linux Interrupt Handling / Memory Mapped I/O
- 網路卡、USB、嵌入式Misc Device驅動程式
|
|
▸ 課程時數
21 hr
▸ 上課時間
6/6、6/13、6/27(六)
▸ 上課地點
臺北 / 數位同步 |
|
|
掌握通訊協定與多媒體處理，提升裝置連網與資料互通能力
- 網路通訊I/O
- Http服務器簡介和如何移植到ARM開發平台
- 移植SQLite Data Base到ARM開發平台
- Multi-Media System Programming
- QT X Window System
- 物聯網智能家庭自動化
|
|
▸ 課程時數
21 hr
▸ 上課時間
7/11、7/18、7/25(六)
▸ 上課地點
臺北 / 數位同步 |
|
|
整合 LLM 與多模態資料，建立智慧化系統應用基礎
- 部署本地端GenAI
- Prompt Engineering for Embedded Linux
- 嵌入式Linux × GenAI的部署模式
- LLM「控制」嵌入式系統
- 多模態Edge GenAI：讓設備「看得懂世界」
- 本地LLM × 雲端LLM的混合決策設計
- LAB實戰：Edge GenAI應用整合與產品化思維
|
|
▸ 課程時數
21 hr
▸ 上課時間
8/5、8/12、8/19(三)
▸ 上課地點
臺北 |
|
|
|
| |
| |
|
|
熟悉 Verilog 設計流程與邏輯控制，建立硬體加速基礎能力
- FPGA工具介紹、安裝與使用及如何使用電路模擬
- 階層模組觀念設計方法
- Verilog HDL語法協定、模組與輸出入埠、資料處理模型、行為模型
- 邏輯合成、邏輯閘層次模型
- 演算法狀態機、有限狀態機
- FPGA晶片內建記憶體
- IP-Core設計應用
|
|
▸ 課程時數
28 hr
▸ 上課時間
8/7、8/14、8/21、8/28(五)
▸ 上課地點
臺北 / 數位同步 |
|
|
以 FPGA 優化影像處理流程，突破資料運算效能瓶頸
- 使用Vitis / VIVADO HLS和FPGA進行圖像處理
- 在有HLS IP的Vitis / VIVADO工具上設計圖像處理流水線
- 創建C/C++ Project，用高級合成進行模擬、合成和導出
- 調試和優化AMD Xilinx FPGA HLS Project
|
|
▸ 課程時數
28 hr
▸ 上課時間
9/11、9/18、10/2、10/16(五)
▸ 上課地點
臺北 / 數位同步 |
|
|
|
| |
.png)
