工研院產業學習網

        因應半導體先進5奈米、3奈米製程的發展演進，單一晶片內可整合數十億甚至上百億個電晶體，若以人工方式進行佈局(Placement)與佈線(Routing)，幾乎不可能完成。這時就需要仰賴EDA工具進行高度的自動化設計，才能提升設計效率與縮短開發時程，進而有效管理龐大的設計規模。

        課程主要介紹平面規劃、元件擺置、繞線等實體設計階段的重點，以利學員掌握主流設計方法及其背後的最佳化思維；後續更帶到目前業界重視的兩大議題：(一)類比電路自動佈局合成(二)矽光子與光路由器之實體設計，讓學員瞭解先進與跨領域電路設計現今所面臨的新挑戰，有助銜接後續研發及產業實務應用。

       本課程旨在培養學員對電子設計自動化與積體電路實體設計之核心流程與關鍵演算法的整體理解，透過系統化的觀念建構與案例說明，使學員具備分析實際設計情境、並能有效解決設計問題之能力。

1. 電機、電子理工科系畢業、具備演算法或資料結構基礎背景為佳

2. 適合IC/SoC實體設計、EDA演算法開發、類比佈局自動化、矽光子與光通訊晶片研發等工程師、技術主管與研究人員修習

3. 欲深化實體設計核心能力之半導體產業從業人員

    

 歡迎企業包班申請補助~請來電洽詢課程承辦人 謝小姐 03-5913417

方講師

學歷：國立臺灣大學 電子工程博士

專長：超大型積體電路設計、演算法設計與分析、電子設計自動化軟體開發與實作

【本課程已通過產發署智慧電子學院補助】

計畫名稱：115年度半導體國際連結創新賦能計畫

主辦單位：財團法人資訊工業策進會 / 執行單位：財團法人工業技術研究院

補助資格：半導體產業在職人員為主要對象，依半導體產業年鑑之名單為準，包括IC設計/製造/封裝/測試領域之任職人員。

(若經資格審核後，學員不符合上述條件，需全額自費參訓)

招生人數：本班以招收20人為原則，依報名及繳費完成之順序額滿為止(預計10人即開班)

培訓日期：115/10/7(三)、10/14(三)，09:30-16:30，共計2天12小時。

培訓地點：工研院中興院區21館/新竹縣竹東鎮中興路四段195號(實際教室以上課通知為主)

收費標準：

報名方式：

◎線上報名：請學員前往工研院「產業學習網」報名課程

◎信箱報名：將報名資訊填完並寄至 VHsieh@itri.org.tw 謝小姐

◎課程諮詢：有任何課程或報名上的問題，請洽服務專線 03-5913417 謝小姐 或 03-5912657 沈小姐

• 為確保上課權益，報名後或開課前未收到任何通知信件，請學員務必來電詢問是否完成報名。我們會在開課前幾天發送上課通知，敬請學員留意信件與簡訊。

• 因教材、講義製作及餐點等皆需提前準備，若您不克前來，請於開課前三日告知，以利行政作業進行並愛護資源。

• 若原報名者因故不克參加，但欲更換他人參加，敬請於開課前二日通知。

• 學員於開訓前退訓者，將依其申請退還所繳上課費用的90％；若上課當天臨時取消則不退費。在培訓期間因個人因素無法繼續參與課程，若上課未逾總時數1/3，將退還所繳交上課費用的50％，上課已逾總時數1/3，則不予退費。

• 為保障講師智慧財產權，學員上課期間不得進行錄音、錄影及拍照。

• 因應性別主流化國際趨勢，打造友善職場之發展，歡迎女性學員踴躍報名。

• 如遇天災或不可抗力特殊原因導致無法開課時，主辦單位有權決定取消、終止、修改或延後。

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