工研院產業學習網

▲開發版示意圖▲

主晶片型號：XC7Z020-CLG400-2

板載晶振：50M(PL)、33.33M(PS) 雙晶振

板載1000M乙太網RJ45接口:PS*1、PL*1 雙網口

板載Xilinx JTAG下載調試器,支持FPGA及ARM全部開發

板載串口TYPE C接口(PS)

板載雙SD卡,SD0及SD1,SD0支持啟動

板載HDMI(PL)接口

板載0.96" OLED(PL)

板載W25Q128FVSG 128Mbit FLASH

板載PL按鍵*2、PS按鍵*1,PL LED*4、PS LED*1

擴展IO 34個接口,支持各種實驗

序

日期

課程內容

1

114/04/09

(三)

9:30-17:30

(1)FPGA工具介紹、安裝與使用及如何使用電路模擬：介紹AMD Xilinx 之FPGA/CPLD開發工具 Vitis / Vivado

(2)階層模組觀念(Hierarchical Modeling Concepts)設計方法

(3)Verilog HDL語法協定( Lexical conventions)：資料型態(data types)、記憶體(Memories)、系統任務(system tasks)、編譯命令(compiler directives)

(4)Verilog HDL 模組與輸出入埠(Modules and Ports)：模組(Module definition)，輸出入埠(port declaration, connecting ports)、階層化取名(hierarchical name referencing)

(5)邏輯合成(Logic Synthesis)、邏輯閘層次模型(Gate-Level Modeling)

2

114/04/16

(三)

9:30-17:30

(1)Verilog HDL資料處理模型(Dataflow Modeling)：持續指定(Continuous assignments)、延遲(delay specification)、運算式(expressions)、運算子(operators)、運算元(operands)、運算子種類(operator types)

(2)Verilog HDL行為模型( Behavioral Modeling)：結構化程序(Structured procedures)、initial 及always敘述、程序指定(阻礙指定blocking 及無阻礙指定nonblocking statements)、時序控制(delay control, event control)、條件敘述(conditional statements)、多路徑分支(multiway branching)、迴圈(loops)、循序與平行區塊(sequential and parallel blocks)

(3)Verilog HDL 任務(Tasks)與函數(Functions) : 函數(Functions)、任務(Tasks)、Assignment

3

114/04/23

(三)

9:30-17:30

(1)演算法狀態機(Algorithmic State Machine)、有限狀態機(Finite State Machine)：Moore FSM、Mealy FSM and Modeling。

(2)Verilog HDL 時序及遲延(Timing and Delays)、Verilog HDL 時序仿真(Timing Simulation)

(3)Verilog generate / endgenerate statement (genvar、localparam、generate if、generate for、generate case)

(4)Verilog HDL有用之程式技巧(Useful Modeling Techniques)：程序持續指定(assign與deassign 及 force與release)，參數(parameter) and 複寫參數(defparam, module instance)，條件式的編譯與執行，時間刻度(Time Scales) ，有用的系統任務: File ($fopen,$fdisplay,…)、隨機亂數產生器(Random Number Generation)、VCD File

4

114/04/30

(三)

9:30-17:30

(1)FPGA晶片內建記憶體 (In-System Memory)、Memory Synchronous/Asynchronous Read/Write，Synchronous FIFO and Asynchronous FIFO

(2)【IP-Core設計應用】：Verilog IP-Core(Intellectual Property Core)<<for AMD Xilinx>>

l添加設計和發布IP-Core (Adding design and publish IP-Core)

l如何添加AMD Xilinx的IP-Core (How to adding AMD Xilinx's IP-Core: such as General-purpose input/output, PLL, Timer, RAM, ROM, UART, I2C, SPI...)

l移植OpenCores (Porting OpenCores: Lab UART IP)

(3)設計除錯(Design Debugging)：ILA IP、Timing Analyzer