課程代號：2326010082  

(新竹假日班)系統層級之高速訊號完整性佈線理論與實務

課程從SI角度出發，接著利用SI模擬過程與分析結果來講解layout的優化流程，讓學員從中學習高速訊號佈局該注意的地方。此外，講師更結合Cadence SI Tool來進行實務操作，帶領學員提前找出並排除常見的佈局問題，提升線路設計的品質與效率。
課程型態/
實體課程
上課地址/
新竹恆逸電腦教室
時  數/
12 小時
起迄日期/
2026/06/06 ~ 2026/06/13
聯絡資訊/
謝小姐,沈小姐   03-5913417,03-5912657
報名截止日期：2026/06/05
線上報名
課程介紹

          下一世代系統級電路設計人員不僅需要具備優質的電路設計能力，加上高速介面的快速迭代與各種新的互連技術被提出，還必需對高速訊號完整性議題有所瞭解，像是阻抗控制不佳導致的訊號反射(impedance mismatch)、低損耗高頻高速材料的選用，以及如何在有限空間內的進行耦合干擾控制等，正因諸多新議題的出現，使得具備高速訊號完整性的設計能力將是未來EE/SI/layout相關人員所必備的專業技能！
       本課程定位為SI進階主題，建議修習過SI基礎課為佳。課程會從SI角度出發，接著利用SI模擬過程與分析結果來講解layout的優化流程，讓學員從中學習高速訊號佈局該注意的地方。此外，講師更結合Cadence SI Tool來進行實務操作(包含Clarity, PowerSI, PowerDC, OptimizePI)，帶領學員提前找出並排除常見的佈局問題，提升線路設計的品質與效率。

 

課程目標

  • 對封裝-系統層級訊號完整性之理論有更深入的了解
  • 透過模擬軟體進行訊號完整性模擬分析並學會線路佈局優化之方法與技巧。

 

課程對象

  • 具備電機電子工程相關科系背景且未來想踏入SI/PI領域的學習者。
  • 適合高頻通訊、高速連接器、電路板、封測產業等RD研發人員、EE硬體設計工程師、SI/PI工程師、PCB Layout佈局設計人員修習。

 

講師介紹

許老師(學員好評推薦，問卷滿意度高達4.6以上)
專長：訊號完整性/電源完整性模擬分析、高頻探針座測試
現任：國內網通大廠 訊號完整性設計部 技術主任
曾任：iPAS經濟部「中級電磁相容工程師能力鑑定套卷模組」出題委員、威盛電子 基板設計處 SI/PI工程師、智邦科技 訊號完整性設計部工程師

 

課程大綱

課程安排

課程大綱

課程時數

第一天課程

1.回顧SI基礎理論(Review of Signal Integrity Basic Theory)

2.單端與差動訊號對SI影響(Single-End and Differential Scheme)  

3.鍍穿孔對SI影響(Big Contribution-Via)

6小時

第二天課程

4.點對點高速介面傳輸(Point-Point Topology)

5.並行傳輸連接拓撲(Parallel Bus)

6.實務案例分享與討論(Q&A)

6小時

 

課程費用

課程原價：13,000元

開課2週前報名，享有早鳥優惠價：11,800元

工研人優惠價：11,800元

團報優惠價(至少2人以上)：11,200元

 

課程資訊

上課時間：115/6/6(六)、6/13(六)，09:30-16:30，共2天12小時。

上課地點：新竹恆逸教育訓練中心-電腦教室/新竹市東區光復路二段295號3樓之2(以上課通知為主)

報名方式：

◎線上報名：請學員前往工研院「產業學習網」報名課程

◎信箱報名：將報名資訊填完並寄至 VHsieh@itri.org.tw 謝小姐

◎課程諮詢：有任何課程或報名上的問題，請洽服務專線 03-5913417 謝小姐

 

注意事項與提醒

  • 為確保上課權益，報名後或開課前未收到任何通知信件，請學員務必來電詢問是否完成報名。我們會在開課前幾天發送上課通知，敬請學員留意信件。

  • 因教材、講義印製及餐點等皆需提前準備，若您不克前來，請於開課前三日告知，以利行政作業進行並愛護資源。

  • 若原報名者因故不克參加，但欲更換他人參加，敬請於開課前二日通知。

  • 學員於開訓前退訓者，將依其申請退還所繳上課費用90％；若上課當天臨時取消則不退費。在培訓期間因個人因素無法繼續參與課程，若上課未逾總時數1/3，將退還所繳交上課費用之50％，上課已逾總時數1/3，則不予退費。

  • 為保障講師智慧財產權，學員上課期間不得進行錄音、錄影及拍照。

  • 如遇天災或不可抗力特殊原因導致無法開課時，主辦單位有權決定取消、 終止、修改或延後舉辦。