課程代號：2324110115  

使用HLS進行FPGA加速應用設計 -快速入門AI電腦視覺(Xilinx Vitis/Vivado)

1、瞭解HLS(High Level Synthesis)完整流程。 2、應用Vitis/Vivado HLS工具進行設計優化，進行系統級集成。 3、使用HLS指令提高效能和面積利用率，並選擇RTL介面實現加速設計。 4、辨識常見的HLS編碼陷阱，改進RTL硬體程式碼。 5、實作如何在Vitis/Vivado HLS工具中使用xfOpenCV(Vitis Vision)函數。 6、探索並實現AI電腦視覺應用的高效加速。
課程型態/
混成
上課地址/
工研院產業學院 台北學習中心。實際地點依上課通知為準!
時  數/
35 小時
起迄日期/
2025/04/18 ~ 2025/05/16
聯絡資訊/
黃靖棻   02-23701111#304
報名截止日期：2025/04/16
線上報名
課程介紹

使用AMD / Xilinx Kintex開發板教學

在現今高速發展的科技時代，FPGA成為人工智慧和電腦視覺領域的重要加速器。傳統的硬體描述語言（HDL）設計流程較複雜且耗時，使得高效開發成為一大挑戰。此課程旨在為學員提供全面的HLS技術知識，讓您能夠利用高階語言（C、C++或SystemC）快速設計並優化FPGA應用，特別於AI電腦視覺領域的應用。

在這門課程中將學習如何使用Xilinx的Vitis和Vivado HLS工具，以顯著提高開發生產力。帶您逐步了解HLS流程，從基礎理論到實踐應用，介紹如何使用xfOpenCV（Vitis Vision）函數進行加速設計，再到性能和面積的優化技巧。無論是剛接觸HLS的新手，還是希望深入了解HLS最佳實踐的工程師，通過實際案例示範提供豐富的知識和實用技能，幫助您掌握HLS工具的核心技術，快速實現高效的FPGA設計。

 

本課程同時規劃「線上同步數位學習」形式，讓學員能在所在地進行線上學習，隨時隨地學習、增進專業能力！

 

課程特色

  1. 全面覆蓋：涵蓋從基礎概念到高階技術的完整HLS流程。
  2. 實務導向：於課堂上現場撰寫程式範例，並直接於教學板上執行測試，能夠將理論知識應用到實際設計中。
  3. 專業指導：特邀具有豐富FPGA開發設計經驗的專家講師授課，提供技術指導。

 

課程目標

  1. 瞭解HLS(High Level Synthesis)完整流程。
  2. 應用Vitis/Vivado HLS工具進行設計優化，進行系統級集成。
  3. 使用HLS指令提高效能和面積利用率，並選擇RTL介面實現加速設計。
  4. 辨識常見的HLS編碼陷阱，改進RTL硬體程式碼。
  5. 實作如何在Vitis/Vivado HLS工具中使用xfOpenCV(Vitis Vision)函數。
  6. 探索並實現AI電腦視覺應用的高效加速。

 

結訓與證書

總出席率達80%，將由工業技術研究院產業學院核發培訓證書。

課程日期

114年4月18日至5月16日（每週五），每天09:30~17:30，5天共35小時。

 

開課資訊

  1.  C、C++ 或 SystemC 的基礎知識
  2. 基本數位設計概念
  3. 上過基本HLS(High Level Synthesis)課程或有相關經驗

 

課程大綱

 

序

日期

課程內容

1

114/04/18
(五)

09:30-17:30
  1. Introduction to HLS(High-Level Synthesis)
  2. Vitis/Vivado HLS Tool Flow
  3. HLS Design Exploration with Directives
  4. Vitis/Vivado HLS Tool Command Line Interface
  5. Introduction to HLS UltraFast Design Methodology-part1

2

114/04/25
(五)

09:30-17:30
  1. Introduction to HLS UltraFast Design Methodology-part2
  2. Introduction to I/O Interfaces
  3. Block-Level I/O Protocols
  4. Port-Level I/O Protocols
  5. Port-Level I/O Protocols: AXI4 Interfaces

3

114/05/02
(五)

09:30-17:30
  1. Port-Level I/O Protocols: Memory Interfaces
  2. Port-Level I/O Protocols: Bus Protocol
  3. Pipeline for Performance: PIPELINE
  4. Pipeline for Performance: DATAFLOW

4

114/05/09
(五)

09:30-17:30
  1. HLS Optimizing Structures for Performance
  2. Data Pack and Data Dependencies
  3. Vitis/Vivado HLS Tool Default Behavior: Latency
  4. HLS Reducing Latency

5

114/05/16
(五)

09:30-17:30
  1. HLS Improving Area and Resource Utilization:Controlling the resources used and the structure of the design
  2. HLx Design Flow – System Integration
  3. Vitis/Vivado HLS Tool C Libraries: Arbitrary Precision
  4. Hardware Modeling
  5. Accelerating OpenCV Applications Using Vitis/Vivado HLS Vision Libraries

 

講師簡介

江 老師

【學歷】

中正大學資訊工程所博士班研究、逢甲大學資訊工程研究所畢

【專長】

嵌入式系統開發、智慧型嵌入式家庭自動化系統設計、8051單晶片、多套自動化系統及驅動程式Driver、WEB-ERP系統、ERP系統、生產線自動化系統。

【作品】

  1. MX6/8產品開發設計、S3C6410開發板研發設計、STM32F7/H7產品設計
  2. 智慧型嵌入式家庭自動化系統
  3. 8051單晶片於工業機台之自動化系統
  4. 多套自動化系統(群錄自動化)及驅動程式Driver
  5. WEB-ERP系統、多套ERP系統
  6. 華映公司生產線自動化系統

 

報名方案

 ★ 自備物品-筆記型電腦 ★ 建議使用Windows 7以上、Mac 2011或更高階的作業軟體。筆記型電腦規格 CPU I5或同等級以上、硬碟需求容量256G(含)以上、RAM 8G(含)以上、具Wifi或網路連網功能。

v 上課地點：工研院產業學院 台北學習中心。實際地點依上課通知為準!

v 課程聯絡人：(02)2370-1111分機304，黃小姐。

v 課程費用： 數位與實體價格一致

 

方案

一般報名

早鳥優惠
課前三周繳費

三人以上
團報優惠

每單元(28 hrs)

31,500/人

28,450/人

26,800/人

 
 

常見問題

1、線上同步數位學習於課程當天09:30～17:30現場同步，報名學員可即時數位聽講並提問。

2、本同步數位課程無補課機制。

3、請註明服務機關之完整抬頭，以利開立收據；未註明者，一律開立個人抬頭，恕不接受更換發票之要求。

4、若報名者不克參加者，可指派其他人參加，並於開課前一日通知。

5、如需取消報名，請於開課前三工作日以電子信箱或致電聯繫主辦單位確認申請退費事宜。逾期將郵寄講義，恕不退費。

 

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