課程代號：2326010005  

FPGA HLS電腦視覺加速與系統最佳化設計

1、 瞭解HLS(High Level Synthesis)完整流程。 2、 應用Vitis/Vivado HLS工具進行設計優化，進行系統級集成。 3、 使用HLS指令提高效能和面積利用率，並選擇RTL介面實現加速設計。 4、 辨識常見的HLS編碼陷阱，改進RTL硬體程式碼。 5、 學習如何在Vitis/Vivado HLS工具中使用xfOpenCV(Vitis Vision)函數。 6、 探索並實現AI電腦視覺應用的高效加速。
課程型態/
混成
上課地址/
工研院產業學院 台北學習中心。實際地點依上課通知為準!
時  數/
35 小時
起迄日期/
2026/06/24 ~ 2026/07/22
聯絡資訊/
林郁倢   02-2370-1111#609
報名截止日期：2026/06/22
線上報名
課程介紹

 嵌入式系統整合工程師養成系列

【FPGA HLS電腦視覺加速與系統最佳化設計】

AMD / Xilinx Kintex開發板教學，聚焦電腦視覺與AI加速應用

在現今高速發展的科技時代，FPGA成為人工智慧和電腦視覺領域的重要加速器。傳統的硬體描述語言（HDL）設計流程較複雜且耗時，使得高效開發成為一大挑戰。此課程旨在為學員提供全面的HLS技術知識，讓您能夠利用高階語言（C、C++或SystemC）快速設計並優化FPGA應用，特別於AI電腦視覺領域的應用。

在這門課程中將學習如何使用Xilinx的Vitis和Vivado HLS工具，以顯著提高開發生產力。帶您逐步了解HLS流程，從基礎理論到實踐應用，介紹如何使用xfOpenCV（Vitis Vision）函數進行加速設計，再到性能和面積的優化技巧。無論是剛接觸HLS的新手，還是希望深入了解HLS最佳實踐的工程師，通過實際案例示範提供豐富的知識和實用技能，幫助您掌握HLS工具的核心技術，快速實現高效的FPGA設計。

~本課程歡迎企業包班，請來電洽詢課程負責人，02-2370-1111#309 徐小姐~

本課程規劃「線上同步數位學習」形式，同步線上學習不受地點限制、增進專業能力！

課程特色

  1. 全面覆蓋：涵蓋從基礎概念到高階技術的完整HLS流程。

  2. 實務導向：於課堂上現場撰寫程式範例，並直接於教學板上執行測試，能夠將理論知識應用到實際設計中。

  3. 專業指導：特邀具有豐富FPGA開發設計經驗的專家講師授課，提供技術指導。

課程目標

  1. 瞭解HLS(High Level Synthesis)完整流程。

  2. 應用Vitis/Vivado HLS工具進行設計優化，進行系統級集成。

  3. 使用HLS指令提高效能和面積利用率，並選擇RTL介面實現加速設計。

  4. 辨識常見的HLS編碼陷阱，改進RTL硬體程式碼。

  5. 學習如何在Vitis/Vivado HLS工具中使用xfOpenCV(Vitis Vision)函數。

  6. 探索並實現AI電腦視覺應用的高效加速。

培訓證書

  • 總出席率達80%，將由工業技術研究院產業學院核發受訓證明。

先備知識

  1. C、C++ 或 SystemC 的基礎知識

  2. 基本數位設計概念

  3. 上過基本HLS(High Level Synthesis)課程或有相關經驗

課程大綱

序

日期

課程大綱

1

115/06/24

(三)

9:30-17:30

  1. Introduction to HLS(High-Level Synthesis)
  2. Vitis/Vivado HLS Tool Flow
  3. HLS Design Exploration with Directives
  4. Vitis/Vivado HLS Tool Command Line Interface
  5. Introduction to HLS UltraFast Design Methodology-part1

2

115/07/01

(三)

9:30-17:30

  1. Introduction to HLS UltraFast Design Methodology-part2
  2. Introduction to I/O Interfaces
  3. Block-Level I/O Protocols
  4. Port-Level I/O Protocols
  5. Port-Level I/O Protocols: AXI4 Interfaces

3

115/07/08

(三)

9:30-17:30

  1. Port-Level I/O Protocols: Memory Interfaces
  2. Port-Level I/O Protocols: Bus Protocol
  3. Pipeline for Performance: PIPELINE
  4. Pipeline for Performance: DATAFLOW

4

115/07/15

(三)

9:30-17:30

  1. HLS Optimizing Structures for Performance
  2. Data Pack and Data Dependencies
  3. Vitis/Vivado HLS Tool Default Behavior: Latency
  4. HLS Reducing Latency

5

115/07/22

(三)

9:30-17:30

  1. HLS Improving Area and Resource Utilization:Controlling the resources used and the structure of the design
  2. HLx Design Flow – System Integration
  3. Vitis/Vivado HLS Tool C Libraries: Arbitrary Precision
  4. Hardware Modeling
  5. Accelerating OpenCV Applications Using Vitis/Vivado HLS Vision Libraries

※ 因不可預測之突發因素，主辦單位得保留課程之變更權利。

講師簡介

  • 江老師

學   歷：中正大學資訊工程所博士班研究、逢甲大學資訊工程研究所畢

專   長：嵌入式系統開發、AIoT與RTOS產品開發、FPGA高速應用產品開發、智慧型嵌入式家庭自動化系統設計、8051單晶片、自動化系統及驅動程式Driver、WEB-ERP系統、ERP系統、生產線自動化系統

作   品：MX6/8產品開發設計、S3C6410開發板研發設計、STM32F7/H7產品設計

智慧型嵌入式家庭自動化系統

8051單晶片於工業機台之自動化系統

多套自動化系統(群錄自動化)及驅動程式Driver

WEB-ERP系統、多套ERP系統

華映公司生產線自動化系統

開課資訊

★自備物品-筆記型電腦★建議使用Windows 7以上、Mac 2011或更高階的作業軟體。筆記型電腦規格 CPU I5或同等級以上、硬碟需求容量256G(含)以上、RAM 8G(含)以上、具Wifi或網路連網功能。

  • 上課地點：工研院產業學院 台北學習中心。實際地點依上課通知為準!
  • 課程聯絡人：(02)2370-1111分機609，itri462692@itri.org.tw林小姐。

課程費用

數位與實體價格一致

方案

一般報名

早鳥優惠(課前三週繳費)

團報優惠(三人以上)

價格

31,500元/人

28,400元/人

26,800元/人

嵌入式系統整合工程師系列

模組

單元

時數

課程日期

嵌入式 ARM Cortex-M7系統韌體與RTOS開發

ARM Cortex-M7 周邊控制與系統韌體開發

28

3/11、3/18、3/25、4/1(三)

Azure RTOS ThreadX 即時系統整合

21

4/22、4/29、5/6(三)

嵌入式物聯網

Linux系統開發

工程師培訓班

嵌入式Linux系統平台建置與程式設計

21

3/14、3/21、3/28(六)

嵌入式Linux裝置驅動開發實務

21

4/11、4/18、4/25(六)

IoT網路通訊與多媒體整合應用

21

5/9、5/16、5/23(六)

嵌入式 FPGA

數位邏輯與

系統加速設計

FPGA Verilog 數位邏輯設計與核心控制-使用Xilinx Vivado

28

3/13、3/20、3/27、4/10(五)

FPGA 圖像處理與加速應用

-使用Xilinx Vitis HLS

28

5/8、5/15、5/22、5/29(五)

FPGA HLS 電腦視覺加速與系統最佳化設計

35

6/24、7/1、7/8、7/15、7/22(三)

嵌入式系統

Edge AI × GenAI

整合設計

嵌入式Linux × GenAI系統整合設計

14

5/27、6/3(隔週三)

STM32 MCU Edge AI × GenAI系統整合設計

14

6/6、6/13(隔週六)

~以上課程歡迎企業包班，請來電洽詢課程負責人，02-2370-1111#309 徐小姐~

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