工研院產業學習網

      下一世代系統級電路設計人員不僅需要具備優質的電路設計能力，加上高速介面的快速迭代與各種新的互連技術被提出，還必需對高速訊號完整性議題有所瞭解，像是阻抗控制不佳導致的訊號反射(impedance mismatch)、低損耗高頻高速材料的選用，以及如何在有限空間內的進行耦合干擾控制等，正因諸多新議題的出現，使得具備高速訊號完整性的設計能力將是未來EE/SI/layout相關人員所必備的專業技能！
      本課程從SI角度出發，先介紹基礎理論，接著利用SI模擬過程與分析結果來講解layout的優化流程，讓學員從中學習高速訊號佈局該注意的地方，講師會結合Cadence SI tool來進行實務操作(Clarity, PowerSI, PowerDC, OptimizePI)，帶領學員提前找出並排除常見的問題，提升線路設計的品質與效率。

• 學員能對封裝-系統層級訊號完整性之理論有更深入的了解。
• 學員能透過模擬軟體進行訊號完整性模擬分析並學會線路佈局優化之方法與技巧。

• 具備電機電子工程相關科系背景且未來想踏入SI/PI領域的學習者。
• 適合高頻通訊、高速連接器、電路板、封測產業等RD研發人員、EE硬體設計工程師、SI/PI工程師、PCB Layout佈局設計人員修習。

工研院特聘業界講師(學員好評推薦，問卷滿意度高達4.6以上)
專長：訊號完整性/電源完整性模擬分析、高頻探針座測試
現任：國內網通大廠 訊號完整性設計部 技術主任
曾任：iPAS經濟部「中級電磁相容工程師能力鑑定套卷模組」出題委員、威盛電子 基板設計處 SI/PI工程師、智邦科技 訊號完整性設計部工程師

• 回顧SI基礎理論(Review of Signal Integrity Basic Theory)
• 單端與差動訊號對SI影響(Single-End and Differential Scheme)                     
• 鍍穿孔對SI影響(Big Contribution-Via)
• 點對點高速介面傳輸(Point-Point Topology)
• 並行傳輸連接拓撲(Parallel Bus)
• 實務案例分享與討論(Q&A)

上課時間：114/6/21(六)、6/28(六)，09:30-16:30，共2天12小時。

上課地點：新竹恆逸電腦教室/新竹市東區光復路二段295號3樓之2(以上課通知為主)

報名方式：
◎線上報名：請學員前往工研院「產業學習網」報名課程
◎信箱報名：將報名資訊填完並寄至VHsieh@itri.org.tw 謝小姐
◎課程諮詢：有任何課程或報名上的問題，請洽服務專線03-5913417 謝小姐

【實體課程】

• 課程原價：11,000元
• 開課2週前早鳥優惠價：9,900元
• 工研人優惠價：9,900元
• 團報優惠價：9,350元

• 為確保上課權益，報名後或開課前未收到任何通知信件，請學員務必來電詢問是否完成報名。我們會在開課前幾天發送上課通知，敬請學員留意信件。
• 因課前教材、講義製作及餐點等皆需提前準備，若您不克前來，請於開課前三日告知，以利行政作業進行並共同愛護資源。
• 若原報名者因故不克參加，但欲更換他人參加，敬請於開課前二日通知。
• 學員於開訓前退訓者，用將依其申請退還所繳上課費90％；若上課當天臨時取消則不退費。在培訓期間因個人因素無法繼續參與課程，若上課未逾總時數1/3，將退還所繳交上課費用之50％，上課已逾總時數1/3，則不退費。

【SI/PI分析與實務三部曲】

SI基礎：封裝與電路板層級之訊號完整性(SI)分析與實務

PI基礎：封裝與電路板層級之電源完整性(PI)分析與實務

SI進階：系統層級之高速訊號完整性佈線理論與實務